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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
NAND Flash Controller Interface Timing
Table 36 and Figure 13 on Page 44 through Figure 17 on
Page 46 describe NAND Flash Controller Interface operations.
Table 36. NAND Flash Controller Interface Timing
V DDEXT
1.8 V Nominal
V DDEXT
2.5 V or 3.3 V Nominal
Parameter
Min
Min
Unit
Write Cycle
Switching Characteristics
t CWL
t CH
t CLEWL
t CLH
t ALEWL
t ALH
t WP1
t WHWL
t WC1
t DWS1
t DWH
ND_CE Setup Time to AWE Low
ND_CE Hold Time From AWE High
ND_CLE Setup Time to AWE Low
ND_CLE Hold Time From AWE high
ND_ALE Setup Time to AWE Low
ND_ALE Hold Time From AWE High
AWE Low to AWE high
AWE High to AWE Low
AWE Low to AWE Low
Data Setup Time for a Write Access
Data Hold Time for a Write Access
1.0 × t SCLK – 4
3.0 × t SCLK – 4
0.0
2.5 × t SCLK – 4
0.0
2.5 × t SCLK – 4
(WR_DLY +1.0) × t SCLK – 4
4.0 × t SCLK – 4
(WR_DLY +5.0) × t SCLK – 4
(WR_DLY +1.5) × t SCLK – 4
2.5 × t SCLK – 4
1.0 × t SCLK – 4
3.0 × t SCLK – 4
0.0
2.5 × t SCLK – 4
0.0
2.5 × t SCLK – 4
(WR_DLY +1.0) × t SCLK – 4
4.0 × t SCLK – 4
(WR_DLY +5.0) × t SCLK – 4
(WR_DLY +1.5) × t SCLK – 4
2.5 × t SCLK – 4
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Read Cycle
Switching Characteristics
t CRL
t CRH
ND_CE Setup Time to ARE Low
ND_CE Hold Time From ARE High
1.0 × t SCLK – 4
3.0 × t SCLK – 4
1.0 × t SCLK – 4
3.0 × t SCLK – 4
ns
ns
t RP
1
ARE Low to ARE High
(RD_DLY +1.0) × t SCLK – 4
(RD_DLY +1.0) × t SCLK – 4
ns
t RHRL
t RC1
ARE High to ARE Low
ARE Low to ARE Low
4.0 × t SCLK – 4
(RD_DLY +5.0) × t SCLK – 4
4.0 × t SCLK – 4
(RD_DLY +5.0) × t SCLK – 4
ns
ns
Timing Requirements (ADSP-BF522/ADSP-BF524/ADSP-BF526)
t DRS
t DRH
Data Setup Time for a Read Transaction
Data Hold Time for a Read Transaction
14.0
0.0
10.0
0.0
ns
ns
Timing Requirements (ADSP-BF523/ADSP-BF525/ADSP-BF527)
t DRS
t DRH
Data Setup Time for a Read Transaction
Data Hold Time for a Read Transaction
11.0
0.0
8.0
0.0
ns
ns
Write Followed by Read
Switching Characteristic
t WHRL
AWE High to ARE Low
5.0 × t SCLK – 4
5.0 × t SCLK – 4
ns
1
WR_DLY and RD_DLY are defined in the NFC_CTL register.
Rev. D |
Page 43 of 88 | July 2013
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